El nodo N3 de TSMC parece tener un gran y brillante futuro con FinFlex.

A medida que se alarga el ciclo de búsqueda, investigación y desarrollo de nuevas tecnologías de fabricación, las fundiciones tienen que introducir versiones renovadas de sus nodos en un intento de satisfacer las exigencias de los clientes. El jueves, TSMC presentó formalmente su familia de procesos de fabricación N3 (clase 3nm), que se utilizará para construir chips de vanguardia en los próximos tres años. Una de las principales características de N3 es la tecnología FinFlex, que ofrece a los diseñadores de chips formas adicionales de optimizar el rendimiento, la potencia y el tamaño de la matriz.

Cinco nodos de 3nm


La familia de tecnologías del proceso N3 de TSMC constará de cinco nodos en total, todos ellos compatibles con FinFlex. La gama incluye el N3 original, que entrará en fabricación de alto volumen (HVM) a finales de este año y cuyos primeros chips se entregarán en 2023; el N3E, con mejoras en el rendimiento por vatio; el N3P, con mejoras adicionales en el rendimiento; el N3S, con mayor densidad de transistores, y el N3X, con soporte para mayores voltajes, mayor entrega de energía y mayor potencial de velocidad de reloj para aplicaciones de ultra alto rendimiento.

Tal y como anunció TSMC, empezará a fabricar chips en su nodo N3 original a finales de este año. Esta tecnología de proceso está pensada en gran medida para los primeros usuarios de los sectores de la informática móvil y de alto rendimiento (léase ASICs, CPUs, GPUs, etc.) que desarrollan chips caros (o chips para dispositivos caros), se benefician de todo tipo de mejoras de rendimiento, potencia y área (PPA) y están dispuestos a pagar por ello.

Tal y como anunció TSMC, empezará a fabricar chips en su nodo N3 original a finales de este año. Esta tecnología de proceso está pensada en gran medida para los primeros usuarios de los sectores de la informática móvil y de alto rendimiento (léase ASICs, CPUs, GPUs, etc.) que desarrollan chips caros (o chips para dispositivos caros), se benefician de todo tipo de mejoras de rendimiento, potencia y área (PPA) y están dispuestos a pagar por ello.

El nodo N3 original parece tener una franja de producción relativamente limitada, lo que puede traducirse en un rendimiento inferior al esperado para determinadas aplicaciones. Por ello, TSMC está preparando el nodo N3E, que mejora la ventana de proceso (y, por tanto, aumenta el rendimiento) y también aumenta el rendimiento en un 18% (con la misma potencia y complejidad), además de reducir la potencia en un 34% (con la misma velocidad y número de transistores) en comparación con el N5. Básicamente, N3E permite obtener chips más rápidos y eficientes energéticamente, pero a costa de una densidad de transistores ligeramente inferior. N3E entrará en producción de riesgo en las próximas semanas, por lo que estará listo para HVM a mediados de 2023.

En el futuro, TSMC introducirá N3P de mayor rendimiento para las aplicaciones que necesitan relojes más altos (por ejemplo, las CPU) y tecnologías de proceso N3S optimizadas para la densidad de transistores para los chips que se benefician de más transistores (por ejemplo, aceleradores de IA, GPU, ASIC, etc.). Se espera que estos nodos estén disponibles en 2024. Mientras tanto, en 2025, TSMC tendrá el N3X, un nodo muy especial que soportará voltajes extremos, altas intensidades de conduccion y permitirá chips de ultra alto rendimiento, como los procesadores. Parece que N3X ofrecerá un back-end-of-line (BEOL) mejorado para mejorar la entrega de energía, aunque estamos especulando.

Máxima flexibilidad


Uno de los aspectos que diferenciará al N3 de TSMC de otros nodos de fundición es la tecnología FinFlex de la compañía. FinFlex debería permitir a los desarrolladores de chips equilibrar el rendimiento, el consumo de energía y el área con una granularidad excepcional.

Hoy en día, al diseñar un sistema en chip, los desarrolladores tienen que elegir un tipo de biblioteca/transistor para cada bloque de un SoC. Por ejemplo, pueden utilizar FinFETs de doble puerta y aleta única (2-1) para reducir el tamaño de la matriz y el consumo de energía; pueden elegir transistores de doble puerta y aleta doble (2-2) si quieren equilibrar el rendimiento, el área y la energía; o pueden elegir FinFETs de triple puerta y aleta doble (3-2) para obtener el máximo rendimiento, pero esto supondrá un consumo de energía y un tamaño de la matriz adicionales. Esto no es óptimo para todos los casos, por lo que con N3 y FinFlex, los diseñadores de SoC podrán mezclar y combinar diferentes tipos de FinFET dentro de cada bloque de SoC. Esto permitirá a los equipos de desarrollo experimentados crear configuraciones exclusivas que ofrezcan un equilibrio de PPA único para alcanzar sus objetivos.

FinFlex no sustituye a los nodos personalizados/optimizados ni a las librerías especializadas, ya que los nodos y las librerías incluyen mucho más que diferentes configuraciones FinFET. Pero FinFlex será especialmente útil para optimizar la potencia, el rendimiento y los costes en el futuro. TSMC afirma que FinFlex cuenta con el apoyo de sus socios de automatización del diseño electrónico (EDA), por lo que aprovechar esta capacidad debería ser relativamente fácil. Mientras tanto, una vez que las herramientas EDA habilitadas para la IA sean compatibles con FinFlex, esta última será aún más útil.

A decir verdad, los creadores de CPU de la vieja escuela ajustaban sus diseños a nivel de transistores para maximizar su rendimiento, pero esa metodología se abandonó hace años cuando los microprocesadores se volvieron extremadamente complejos.

Con el soporte de FinFlex por parte de los principales programas EDA, debería ser más fácil para los desarrolladores de chips utilizar configuraciones FinFET únicas para introducir optimizaciones únicas y alcanzar sus objetivos de diseño.

El ajuste de las configuraciones de los transistores para aumentar el rendimiento, reducir la potencia y optimizar el área es una característica que los transistores GAA (gate-all-around) admiten por diseño. La posibilidad de mezclar y combinar diferentes FinFET dentro de un bloque podría aumentar la competitividad del N3 de TSMC.

Por Netón

Apasionado de la tecnología, el hardware y los videojuegos. Capitán del pequeño barco que es El Refugio 101.