Nota de prensa

Samsung inicia la producción de chips con tecnología de 3nm con arquitectura GAA


El proceso optimizado de 3nm consigue reducir el consumo de energía en un 45%, mejorar el rendimiento en un 23% y reducir la superficie en un 16% en comparación con el proceso de 5nm

Samsung Electronics, líder mundial en tecnología de semiconductores, ha anunciado hoy que ha iniciado la producción inicial de su nodo de proceso de 3 nanómetros (nm) aplicando la arquitectura de transistores Gate-All-Around (GAA).

Multi-Bridge-Channel FET (MBCFET™), la tecnología GAA de Samsung implementada por primera vez, desafía las limitaciones de rendimiento de FinFET, mejorando la eficiencia energética al reducir el nivel de tensión de alimentación, al tiempo que mejora el rendimiento al aumentar la capacidad de corriente de accionamiento.

Samsung está iniciando la primera aplicación del transistor nanosheet con chips semiconductores para aplicaciones informáticas de alto rendimiento y bajo consumo, y tiene previsto ampliarla a los procesadores móviles.

“Samsung ha crecido rápidamente, ya que seguimos demostrando nuestro liderazgo en la aplicación de tecnologías de nueva generación a la fabricación, como la primera puerta metálica de alta K de la industria de la fundición, FinFET, así como EUV. Buscamos continuar este liderazgo con el primer proceso de 3nm del mundo con el MBCFET™”, dijo el Dr. Siyoung Choi, Presidente y Jefe del Negocio de Fundición de Samsung Electronics. “Continuaremos con la innovación activa en el desarrollo de tecnologías competitivas y construiremos procesos que ayuden a acelerar la consecución de la madurez de la tecnología.”


Optimización del diseño y la tecnología para maximizar el PPA

La tecnología patentada de Samsung utiliza nanohojas con canales más anchos, que permiten un mayor rendimiento y una mayor eficiencia energética en comparación con las tecnologías GAA que utilizan nanohilos con canales más estrechos. Utilizando la tecnología GAA de 3nm, Samsung podrá ajustar la anchura de los canales de la nanoplancha para optimizar el uso de la energía y el rendimiento para satisfacer las distintas necesidades de los clientes.

Además, la flexibilidad de diseño de GAA es muy ventajosa para la Co-Optimización de la Tecnología de Diseño (DTCO),1 que ayuda a potenciar los beneficios de Potencia, Rendimiento y Área (PPA). En comparación con el proceso de 5nm, el proceso de 3nm de primera generación puede reducir el consumo de energía hasta en un 45%, mejorar el rendimiento en un 23% y reducir el área en un 16% en comparación con el proceso de 5nm, mientras que el proceso de 3nm de segunda generación va a reducir el consumo de energía hasta en un 50%, mejorar el rendimiento en un 30% y reducir el área en un 35%.

Proporcionar infraestructura y servicios de diseño de 3nm con los socios de SAFE™


A medida que los nodos tecnológicos se hacen más pequeños y las necesidades de rendimiento de los chips aumentan, los diseñadores de CI se enfrentan a los retos de manejar enormes cantidades de datos para verificar productos complejos con más funciones y un escalado más ajustado. Para satisfacer tales demandas, Samsung se esfuerza por proporcionar un entorno de diseño más estable para ayudar a reducir el tiempo requerido para el diseño, la verificación y el proceso de aprobación, al tiempo que impulsa la fiabilidad del producto.

Desde el tercer trimestre de 2021, Samsung Electronics ha estado proporcionando una infraestructura de diseño probada a través de una amplia preparación con los socios de Samsung Advanced Foundry Ecosystem (SAFE™), incluyendo Ansys, Cadence, Siemens y Synopsys, para ayudar a los clientes a perfeccionar su producto en un período de tiempo reducido.